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This file is intended to be loaded by Logisim-evolution (https://github.com/reds-heig/logisim-evolution).
<lib desc="#Wiring" name="0">
    <tool name="Splitter">
      <a name="facing" val="west"/>
      <a name="fanout" val="3"/>
      <a name="incoming" val="8"/>
      <a name="appear" val="center"/>
      <a name="bit1" val="0"/>
      <a name="bit2" val="0"/>
      <a name="bit3" val="1"/>
      <a name="bit4" val="1"/>
      <a name="bit5" val="1"/>
      <a name="bit6" val="2"/>
      <a name="bit7" val="2"/>
    </tool>
    <tool name="Pin">
      <a name="facing" val="north"/>
    </tool>
    <tool name="Probe">
      <a name="facing" val="south"/>
    </tool>
    <tool name="Pull Resistor">
      <a name="facing" val="north"/>
    </tool>
    <tool name="Constant">
      <a name="width" val="4"/>
      <a name="value" val="0x0"/>
    </tool>
  </lib>
  <lib desc="#Gates" name="1"/>
  <lib desc="#Plexers" name="2">
    <tool name="Multiplexer">
      <a name="enable" val="false"/>
    </tool>
    <tool name="Demultiplexer">
      <a name="enable" val="false"/>
    </tool>
  </lib>
  <lib desc="#Arithmetic" name="3"/>
  <lib desc="#Memory" name="4">
    <tool name="ROM">
      <a name="contents">addr/data: 8 8
0
</a>
    </tool>
  </lib>
  <lib desc="#I/O" name="5"/>
  <lib desc="#TTL" name="6"/>
  <lib desc="#HDL-IP" name="7">
    <tool name="VHDL Entity">
      <a name="content">--------------------------------------------------------------------------------&#13;
-- HEIG-VD, institute REDS, 1400 Yverdon-les-Bains&#13;
-- Project :&#13;
-- File    :&#13;
-- Autor   :&#13;
-- Date    :&#13;
--&#13;
--------------------------------------------------------------------------------&#13;
-- Description :&#13;
--&#13;
--------------------------------------------------------------------------------&#13;
&#13;
library ieee;&#13;
  use ieee.std_logic_1164.all;&#13;
  --use ieee.numeric_std.all;&#13;
&#13;
entity VHDL_Component is&#13;
  port(&#13;
  ------------------------------------------------------------------------------&#13;
  --Insert input ports below&#13;
    horloge_i  : in  std_logic;                    -- input bit example&#13;
    val_i      : in  std_logic_vector(3 downto 0); -- input vector example&#13;
  ------------------------------------------------------------------------------&#13;
  --Insert output ports below&#13;
    max_o      : out std_logic;                    -- output bit example&#13;
    cpt_o      : out std_logic_vector(3 downto 0)  -- output vector example&#13;
    );&#13;
end VHDL_Component;&#13;
&#13;
--------------------------------------------------------------------------------&#13;
--Complete your VHDL description below&#13;
architecture type_architecture of VHDL_Component is&#13;
&#13;
&#13;
begin&#13;
&#13;
&#13;
end type_architecture;&#13;
</a>
    </tool>
  </lib>
  <lib desc="#TCL" name="8">
    <tool name="TclGeneric">
      <a name="content">library ieee;&#13;
use ieee.std_logic_1164.all;&#13;
&#13;
entity TCL_Generic is&#13;
  port(&#13;
    --Insert input ports below&#13;
    horloge_i  : in  std_logic;                    -- input bit example&#13;
    val_i      : in  std_logic_vector(3 downto 0); -- input vector example&#13;
&#13;
	  --Insert output ports below&#13;
    max_o      : out std_logic;                    -- output bit example&#13;
    cpt_o      : out std_logic_Vector(3 downto 0)  -- output vector example&#13;
  );&#13;
end TCL_Generic;&#13;
</a>
    </tool>
  </lib>
  <lib desc="#Base" name="9">
    <tool name="Text Tool">
      <a name="text" val=""/>
      <a name="font" val="SansSerif plain 12"/>
      <a name="halign" val="center"/>
      <a name="valign" val="base"/>
    </tool>
  </lib>
  <lib desc="#BFH-Praktika" name="10"/>
  <lib desc="#Logisim ITA components" name="11"/>
  <main name="main"/>
  <options>
    <a name="gateUndefined" val="ignore"/>
    <a name="simlimit" val="1000"/>
    <a name="simrand" val="0"/>
    <a name="tickmain" val="half_period"/>
  </options>
  <mappings>
    <tool lib="9" map="Button2" name="Menu Tool"/>
    <tool lib="9" map="Button3" name="Menu Tool"/>
    <tool lib="9" map="Ctrl Button1" name="Menu Tool"/>
  </mappings>
  <toolbar>
    <tool lib="9" name="Poke Tool"/>
    <tool lib="9" name="Edit Tool"/>
    <tool lib="9" name="Text Tool">
      <a name="text" val=""/>
      <a name="font" val="SansSerif plain 12"/>
      <a name="halign" val="center"/>
      <a name="valign" val="base"/>
    </tool>
    <sep/>
    <tool lib="0" name="Pin"/>
    <tool lib="0" name="Pin">
      <a name="facing" val="west"/>
      <a name="output" val="true"/>
    </tool>
    <tool lib="1" name="NOT Gate"/>
    <tool lib="1" name="AND Gate"/>
    <tool lib="1" name="OR Gate"/>
  </toolbar>
  <circuit name="main">
    <a name="circuit" val="main"/>
    <a name="clabel" val=""/>
    <a name="clabelup" val="east"/>
    <a name="clabelfont" val="SansSerif bold 16"/>
    <a name="circuitnamedbox" val="true"/>
    <a name="circuitnamedboxfixedsize" val="true"/>
    <a name="circuitvhdlpath" val=""/>
    <wire from="(690,420)" to="(690,430)"/>
    <wire from="(600,550)" to="(720,550)"/>
    <wire from="(450,400)" to="(510,400)"/>
    <wire from="(720,410)" to="(720,550)"/>
    <wire from="(620,530)" to="(680,530)"/>
    <wire from="(630,520)" to="(670,520)"/>
    <wire from="(680,410)" to="(720,410)"/>
    <wire from="(670,490)" to="(670,520)"/>
    <wire from="(530,400)" to="(630,400)"/>
    <wire from="(610,540)" to="(710,540)"/>
    <wire from="(530,390)" to="(640,390)"/>
    <wire from="(660,490)" to="(660,510)"/>
    <wire from="(680,410)" to="(680,430)"/>
    <wire from="(680,490)" to="(680,530)"/>
    <wire from="(650,220)" to="(670,220)"/>
    <wire from="(640,510)" to="(660,510)"/>
    <wire from="(690,420)" to="(710,420)"/>
    <wire from="(530,410)" to="(620,410)"/>
    <wire from="(450,160)" to="(460,160)"/>
    <wire from="(640,390)" to="(640,510)"/>
    <wire from="(630,400)" to="(630,520)"/>
    <wire from="(620,410)" to="(620,530)"/>
    <wire from="(610,420)" to="(610,540)"/>
    <wire from="(600,430)" to="(600,550)"/>
    <wire from="(710,420)" to="(710,540)"/>
    <wire from="(530,430)" to="(600,430)"/>
    <wire from="(200,110)" to="(210,110)"/>
    <wire from="(200,350)" to="(210,350)"/>
    <wire from="(660,370)" to="(660,430)"/>
    <wire from="(530,370)" to="(660,370)"/>
    <wire from="(670,380)" to="(670,430)"/>
    <wire from="(530,420)" to="(610,420)"/>
    <wire from="(530,380)" to="(670,380)"/>
    <comp lib="0" loc="(200,110)" name="Pin">
      <a name="width" val="4"/>
    </comp>
    <comp lib="0" loc="(460,160)" name="Pin">
      <a name="facing" val="west"/>
      <a name="output" val="true"/>
      <a name="width" val="7"/>
    </comp>
    <comp lib="0" loc="(200,350)" name="Pin">
      <a name="width" val="4"/>
    </comp>
    <comp lib="4" loc="(210,100)" name="ROM">
      <a name="addrWidth" val="4"/>
      <a name="dataWidth" val="7"/>
      <a name="contents">addr/data: 4 7
7e 30 6d 79 33 5b 5f 70
7f 7b
</a>
      <a name="labelvisible" val="true"/>
    </comp>
    <comp lib="4" loc="(210,340)" name="ROM">
      <a name="addrWidth" val="4"/>
      <a name="dataWidth" val="7"/>
      <a name="contents">addr/data: 4 7
7e 30 6d 79 33 5b 5f 70
7f 7b
</a>
    </comp>
    <comp lib="0" loc="(650,220)" name="Splitter">
      <a name="facing" val="west"/>
      <a name="fanout" val="8"/>
      <a name="incoming" val="8"/>
      <a name="appear" val="center"/>
    </comp>
    <comp lib="0" loc="(510,400)" name="Splitter">
      <a name="fanout" val="7"/>
      <a name="incoming" val="7"/>
      <a name="appear" val="center"/>
    </comp>
    <comp lib="0" loc="(730,220)" name="Splitter">
      <a name="fanout" val="8"/>
      <a name="incoming" val="8"/>
      <a name="appear" val="center"/>
    </comp>
    <comp lib="5" loc="(1510,620)" name="7-Segment Display">
      <a name="labelvisible" val="true"/>
    </comp>
    <comp lib="5" loc="(1520,630)" name="7-Segment Display">
      <a name="labelvisible" val="true"/>
    </comp>
    <comp lib="5" loc="(1510,630)" name="7-Segment Display">
      <a name="labelvisible" val="true"/>
    </comp>
    <comp lib="5" loc="(660,430)" name="7-Segment Display">
      <a name="labelloc" val="west"/>
    </comp>
  </circuit>
</project>
